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联和存储 layout 招聘（工资待遇要求）

联和存储 layout 薪酬区间: 20K - 50K，其中100%的岗位拿￥20-50K

***  ? 20-30K ***  ? 30-50K

联和存储 layout 薪酬区间：20K-50K，最多岗位拿 20-30K，取自近一年 6 个相关岗位，截至 2026-10-02

￥20-50K

100%的岗位拿

说明：岗位平均工资是以企业发布的招聘岗位为分析依据，建议结合职位类型及学历地区经验等查看。

联和存储 layout 历年工资变化

说明：数据取决于当年在线职位薪酬样本，并不能完全代表企业内部真实情况。仅供参考。

招聘学历要求：本科最多

100% 本科

联和存储 layout 需要什么学历？本科占比最多，占100%

按学历统计

本科￥32.5K

联和存储 layout 工资按学历统计，本科工资￥32.5K。

招聘经验要求：3-5年最多

50% 3-5年 50% 5-10年

联和存储 layout 需要什么经验？ 3-5年占比最多，占50%，5-10年占50%

按经验统计

联和存储 layout 工资按经验统计，3-5年工资￥25.0K，5-10年工资￥40.0K。

联和存储 layout 招聘地区：主要分布在上海，北京

上海￥30.0K 50%(3) 򀀩

联和存储 layout 在哪些城市有办公地点？主要分布如下：上海占50%，想知道其他城市分别占比多少？请点击该模块查看，统计依赖近一年招聘职位，仅供参考。

联和存储 layout 历年需求趋势

联和存储 layout 历年招聘量变化

联和存储 layout 是做什么的

取自联和存储近一年相关招聘职位

存储Layout开发工程师职位
上海-闵行区 | 3-5年 | 本科以上 | 2026-07-07
20000-30000

职位职责
1. 参与芯片FloPlan评估与规划，主导PAD location规划及Power line routing设计与验证。
2. 独立完成定制化存储单元（如NFlash）版图设计，包括：
- 根据Design Rule文档设计Cell内部结构，构建Mini Array；
- 开发存储单元周边模块。
3. 使用Virtuoso完成模块级版图设计，优化走线、匹配性、ESD、Latch-up等性能，反馈电路设计问题。
4. 主导PDK开发与评估.创建PDK/PCELL、编写工艺文件（tf/map/display）。
5. 编写calibre DRC LVS commandfile。
6. 搭建版图设计环境，开发自动化脚本（Shell/Python/Skill等）提升效率。
7. 负责芯片Tape-out全流程支持，确保版图交付符合流片要求。

任职要求
1. 本科及以上学历，微电子、电子工程、物理等相关专业；
2. 3年以上版图设计经验，熟练掌握Virtuoso工具及Full Custom设计流程；
3. 具备NFlash版图设计经验，能从Cell底层独立完成Array构建；
4. 熟悉PDK开发流程，能编写DRC/LVS规则文件（Calibre验证经验必备）；
5. 掌握至少一种脚本语言（Python/Perl/Skill/Shell等），具备自动化开发能力；
6. 熟悉先进工艺节点（如28nm及以下）者优先，了解P&R流程者加分。
更多
存储Layout开发工程师
上海-闵行区 | 3-5年 | 本科以上 | 2026-09-29

20-30k·14薪 򀀩

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工资占比最多

较去年变化

无锡 layout 工资多少？拿10-15K工资占比最多

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