联发科 dft 招聘（工资待遇要求）

联发科 dft 薪酬区间: 15K - 30K，其中100%的岗位拿￥15-30K

***  ? 15-20K ***  ? 20-30K

联发科 dft 薪酬区间：15K-30K，最多岗位拿 20-30K，取自近一年 11 个相关岗位，截至 2026-11-02

￥15-30K

100%的岗位拿

说明：岗位平均工资是以企业发布的招聘岗位为分析依据，建议结合职位类型及学历地区经验等查看。

联发科 dft 历年工资变化

说明：数据取决于当年在线职位薪酬样本，并不能完全代表企业内部真实情况。仅供参考。

招聘学历要求：硕士最多

27.3% 本科 72.7% 硕士

联发科 dft 需要什么学历？硕士占比最多，占72.7%，本科占27.3%

按学历统计

联发科 dft 工资按学历统计，本科工资￥25.0K，硕士工资￥24.1K。

招聘经验要求：不限最多

18.2% 1-3年 18.2% 3-5年 63.6% 不限

联发科 dft 需要什么经验？不限占比最多，占63.6%，1-3年占18.2%，3-5年占18.2%

按经验统计

联发科 dft 工资按经验统计，1-3年工资￥25.0K，3-5年工资￥25.0K。

联发科 dft 招聘地区：主要分布在合肥，北京

合肥￥25.0K 54.5%(6) 򀀩

北京 򀀩

联发科 dft 在哪些城市有办公地点？主要分布如下：合肥占54.5%，想知道其他城市分别占比多少？请点击该模块查看，统计依赖近一年招聘职位，仅供参考。

联发科 dft 历年需求趋势

联发科 dft 历年招聘量变化

联发科 dft 是做什么的

取自联发科近一年相关招聘职位

IC DFT工程师
合肥-蜀山区 | 1-3年 | 本科以上 | 2026-04-01
15000-30000

岗位职责：
1.参与*新工艺下SOC/Sub-System层级DFT架构规划，DFT电路设计, MBIST Insertion, Scan Insertion, MBIST SIM, ATPG DRC/SIM, DFT Timing Constraint等工作
2.协助后端APR工程师解决SOC在Physical Implementation过程中遇到的DFT mode相关问题
3.参与SOC芯片量产MBIST/ATPG test pattern的产生，协助TE engineer在ATE机台进行Pattern调试，并对Mass Production问题进行支持
任职要求：
1.微电子、计算机、电子工程、通信等相关领域，本科优秀者或硕士及以上学历, 两年或以上ASIC领域工作经验
2.熟悉Verilog，熟悉ASIC前端设计流程, 具备扎实的数字电路理论基础和动手能力以及创新能力
3.具备可测性设计理论知识和概念，熟悉Synopsys DFTMAX/MentEDT测试压缩架构和流程
4.熟悉脚本语言开发：Makefile/Tcl/Perl/Python等
5.具备良好的英文交流技巧和Presentation经验
6.具备认真细致的工作态度，对技术充满好奇心，勇于承担责任
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DFT-良率提升工程师
北京-朝阳区 | 不限经验 | 硕士以上 | 2025-12-17

19000-24000 򀀩
可测性设计工程师(DFT)
合肥 | 硕士以上 | 2025-12-18

20-35k·15薪 򀀩
DFT-Testing工程师
北京-朝阳区 | 不限经验 | 硕士以上 | 2025-12-17

19000-24000 򀀩
SOC DFT 工程师
合肥-蜀山区 | 3-5年 | 硕士以上 | 2025-11-26

24000-25000 򀀩
DFT 高级工程师-MBJ
北京-朝阳区 | 3-5年 | 本科以上 | 2025-12-15

？ 򀀩
数字IC工程师(DFT方向)2026届校招
北京-朝阳区 | 硕士以上 | 2026-03-11

？ 򀀩
芯片dft工程师
合肥-蜀山区 | 不限经验 | 硕士以上 | 2026-03-19

？ 򀀩
可测性设计工程师（DFT）
合肥 | 硕士以上 | 2026-06-07

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DFT-Testing工程师（外包）
北京-朝阳区 | 不限经验 | 硕士以上 | 2026-06-01

？ 򀀩